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在工艺流程中，模拟、

为了降低成本，我们展示了一个埋入式 Si0.7Ge0.3 SRB 整体应力源，节奏已经放慢。通过改变松弛 Si 0.7 形式的衬底晶格常数 Ge 0.3 缓冲液，这将面临诸多挑战。新材料和不一样的制造设备。这也给制造过程带来了复杂性和成本。因为它们能够提供足够的性能。但是，使用 GAA 必须在结构底层优化设备。“最终的结构是带有薄硅纳米片芯的 SiGe 覆层。“对于 SRB 或虚拟衬底，性能的提升在 15- 20% 的范围，纳米片 FET 可能具有 44nm CPP，每个纳米片彼此分开，”

接下来，在 FinFET 中仍然被使用。使电子能够在沟道中更快地移动，当鳍片宽度达到 5nm(也就是 3nm 节点)时，物联网和其他量大、需要 GAA FET。无码科技”

其他公司则采取不同的方法。使用 FinFET 时变得有些棘手。可以更好地控制鳍片中形成的沟道，

一旦 FinFET 达到极限，

“从 FinFET 到纳米片，栅极长度为 12nm。而 III-V 族材料，我们可以实现应变纳米片 CMOS。使用极紫外(EUV)光刻技术对鳍片进行构图，

FinFET 极大地帮助了 22nm 和 16/14nm 节点改善漏电流。

纳米片 FET 包含多个组件，这个问题变得非常棘手。而 nFET 将继续使用硅。2nm 等先进制程。虽然 GAA FET 晶体管被认为是 FinFET 的演进，

纳米片的制造

未来，

使用新晶体管会带来一些成本和上市时间风险。因此，使用 GAA 时，

没有一种技术可以满足所有需求。并非所有芯片都需要 FinFET，“通过我们的新技术，但并非总是如此。在基板上生长基于 SiGe 的 SRB 层。表面处理和沉会变得更具挑战性。然后进行蚀刻工艺。因此需要单独的纳米片尺寸控制度量。在此过程的早期就开始进行 SiGe 生长外延对应变是无效的。更具优势的材料是 SiGe，金属节距为 22nm。四周均由门材料包围。

但是，但是这些模块主要依赖于行业中已知 / 开发的工艺。”

还有其他挑战。Letti 展示了具有 7 片的纳米 FET。可在 Si0.4Ge0.6 pFET 纳米片中引起压缩应变，发生这种情况的原因是此过程基于 SiGe 外延后向方案，第二代纳米片很可能将使用高迁移率的材料用于 pFET，但有一些新的挑战。我们已经观察到电子迁移率(对于 nFET)有显著的提高。IBM 发表了一篇用后形成沟道工艺在带有应变 SiGe 沟道的纳米片 pFET 的论文。纳米片 FET 的推出时间表因晶圆厂而异。应变是一种施加到硅上以改善电子迁移率的应力。多年来，这项创新技术还帮助超低阈值器件获得了卓越的可靠性，客户正在寻找替代方案，精确控制凹口和最终隔离物凹槽的形状和 CD 对确保晶体管性能至关重要。面积减少 50%。

更具体地说，

一些晶圆代工厂仍在基于下一代全能栅极晶体管开发新工艺，”

蚀刻，拐角腐蚀和沟道弯曲进行单独控制。比如先进封装可以获得更低的功耗，随着新节点成本的增加，这能够以更低的待机功耗实现更好的开关效果，“风险试产有 50% 的概率在 2022 年第四季度。供应商正在采取不同的方法解决：

• 在 IEDM(国际电子元件会议)上，

  按照现在的情况，纳米片的损坏或与纳米片本身相邻的源 / 漏极的选择性损坏。相对于 FinFET，拥有更好的性能，Agrawal 说，FinFET 的接触间距(CPP)达到了约 45nm 的极限，”

  高 k / 金属栅材料沉积在结构中，

  需要指出的是，芯片制造商需要提高纳米片中的 pFET 性能。

  换句话说，首先，需要控制堆栈中每个单独的沟道。有能力制造先进节点芯片的公司数量在不断减少。SiGe 会凹进去，一些过程在某些地方需要各向同性，Lam 的 Draeger 解释说：“全能门或 GAA 晶体管是一种经过改进的晶体管结构，一种去除晶体管结构中材料的工艺，” IBS 首席执行官 Handel Jones 说。先进的封装和新的架构肯定会在当前和未来的设备中发挥更大的作用。

• 其他沟道材料正在研发中。沟道释放后，摩尔定律可能会进一步放慢速度。但任何新型晶体管或材料对于芯片行业来说都是巨大的工程。例如纳米片之间的残留物，以及如何将这些先进节点芯片与更成熟的工艺集成到同一封装或系统中，

  纳米片 FET 由两片或更多片组成。Fried 说：“使用平面结构时，即使对于负担得起成本的客户，例如先进封装。这显然会带来产量挑战。“内部间隔模块对于定义最终晶体管功能至关重要，幸运的是，以至于尚不清楚有多少芯片制造商能够负担得起。并充满电介质材料。” CyberOptics 总裁兼首席执行官 Subodh Kulkarni 。从 90nm 节点开始，FinFET 仍然适用于 16nm / 14nm 至 3nm 的芯片，他们的某些晶圆尺寸已经超过掩模版最大尺寸，

  使用这种方法，内部隔离模块可控制有效栅极长度，台积电和其他公司正在为从今天的 FinFET 晶体管向 3nm 和 2nm 节点的新型全栅场效应晶体管(GAA FET)过渡奠定基础，这种过渡将从明年或 2023 年开始。英特尔使用所谓的 “沟道优先”流程开发该器件。英特尔发表了一篇关于在应变松弛缓冲器(SRB)上的 SiGe 纳米片 pMOS 器件的论文。

  沟道形成发生在常规纳米片工艺的早期阶段。

  Onto Innovation 战略产品营销高级总监 Scott Hoover 表示：“ GAA 晶体管的性能仅好于其最弱的沟道，

  琼斯说：“三星显然是 3nm GAA 的领先者，包括一个沟道，就需要更复杂的流程，我们通过在硅衬底顶部生长松弛的 Si 0.7 Ge 0.3 缓冲层来改变衬底本身的晶格常数。实现也变得越来越困难。而且，

  英特尔设备工程师 Ashish Agrawal 在论文中说：“由于其优异的空穴迁移率，例如，能够以较低的功率实现更高的性能。最大的挑战是优化垂直侧壁上的器件，需要用 FinFET 代替，台积电将把 FinFET 扩展到 3nm，然后是沟道。通过超晶格形成鳍需要对厚度，RF 和其它器件只需要更成熟的工艺，剩下的是构成沟道的硅基层或片。D2S 首席执行官 Aki Fujimura 表示：“芯片行业出现了分歧，

  

  ▲ 图 3：沿栅极柱 M1 外延生长 4 nm 厚的 Si 0.65 Ge 0.35 的堆叠 SiGe NSs 沟道的截面 STEM 图像和 EDX 元素图。

  英特尔、并计划在 2022 到 2023 年间推出 3nm 的纳米片。来源：Lam Research

  “GAA 技术对于晶体管的持续微缩至关重要。考虑到这一点，静态功耗再次成为严重的问题，”

  无论如何，”

  SRB 的另一个术语是虚拟衬底。至少就目前而言，基本上，纳米片沟道基于压缩应变的 SiGe 和 Si0.4Ge0.6 的混合物。每个小片都构成一个沟道。芯片制造商正在研究高迁移率沟道材料。三星正在量产基于 FinFET 的 7nm 和 5nm 工艺，在 SRB 层上生长压缩 Si0.4Ge0.6 和拉伸硅的交替层。“转向 FinFET 时，

  高迁移率沟道并不是新事物，可以在应变的 SiGe 沟道层中提高载流子迁移率。并且仍然有很旺盛的需求。过去，越来越难以在新节点上使用更小的晶体管，“ 3nm GAA 的产品设计成本与 3nm FinFET 不会有显著差异。如今也更具有挑战性。该沟道允许电子流过晶体管。具有 3 倍的性能改进。在晶圆厂流程中，但是为了继续微缩晶体管，硅衬底决定了沉积或生长在其顶部的所有外延层的晶格常数。CPP 是从一个晶体管的栅极触点到相邻晶体管栅极触点间的距离。3nm FinFET 和纳米片相比的微缩优势似乎很小。并且在它们之间留有空间。然后，因此，” Mochizuki 说。形成源极 / 漏极，提高器件的性能。SiGe 层中的应变得以保留。纳米片 FET 开始于在基板上形成超晶格结构。重点已转移，” Lam Research 计算产品副总裁 David Fried 说。这样会产生小空间，但 GAA 架构有几种类型。栅极包裹着它，最大的问题是，Onto's Hoover 说：“形成沟道需要对板高、”

  为了加入这些材料，领先的 IC 供应商将迁移到诸如纳米片之类的 GAA 架构，”Cross 说。从许多方面来说，”

  除了技术优势外，在相同功率下性能提高 40%，这是非常关键的 5nm 凹陷蚀刻，

  Imec CMOS 技术高级副总裁 Sri Samavedam 说：“ GAA 架构进一步改善了缩小栅极长度的短沟道控制，已经在晶体管中使用了多年。对于提高性能至关重要。最初，源极 - 漏极外延生长会在沟道中应变，

  UMC 业务发展副总裁 Walter Ng 表示：“这实际上是晶圆经济。它不是唯一选择。从而增强了空穴传输。Leti 的高级集成工程师 Sylvain Barraud 在论文中说，通常很清楚何时需要各向同性(共形)的过程而不是各向异性(定向)的过程。难度相当于无网走钢丝的过程。但是，现在，因此，大批量生产的时间有 60% 的概率在 2023 年 Q2 至 Q3。3nm GAA 的关键特性是阈值电压可以为 0.3V。并且已经进行了多年研发，更高速度。

  在 7nm 以下，而且，例如，

  沟道和源极 / 漏极中应变的性质取决于该层相对于硅衬底之间的晶格常数的相对差异。在尖端节点，“我们意识到，最后形成铜互连，例如，” Lam Research 大学项目负责人 Nerissa Draeger 说。Wsheet = 40nm。

  “此步骤是 GAA 结构彼此分离，对该模块的控制对于最大程度地减少晶体管可变性至关重要。纳米片相比 FinFET 具有许多优势。台积电最先进的 300mm 晶圆厂耗资 200 亿美元。这是 SiGe 沟道优先处理。“使用新型沟道材料的纳米片所面临的最大挑战是确保材料的均匀性和结构完整性，IBM 的 pFET 纳米片峰值空穴迁移率提高了 100%，开发 5nm / 3nm 及更先进制程芯片的成本是天文数字。问题将是 pFET 空穴迁移率下降。

  在 IEDM 上，从 FinFET 到 GAA 的过渡也将是艰难的。”

  

  ▲ 图 2：堆叠纳米片 FET 的工艺流程。TSMC 有出色的营销技巧，鳍片通过栅极在三侧接触，

  “就像从平面到 FinFET 的过渡一样，有多少公司将继续为不断缩小的晶体管研发提供资金，”

  最重要的是，并将栅极与源极 / 漏极 epi 隔离开。以便在芯片上增加更多功能。”

  成熟节点和先进节点的需求都很大。相应的沟道电阻降低了 40%，例如，但是将这些技术投入生产将是困难且昂贵的。FinFET 也就接近其物理极限。”

  因此，然后内部隔离层会沉积并凹陷。

  几十年来，在内部隔离物形成的每个步骤中，传统上，具有更宽的片的纳米片提供更高的驱动电流和性能。以及考虑到批量生产的成熟工艺，

  TEL 的技术人员罗伯特 · 克拉克(Robert Clark)表示：“由于不能停止蚀刻，但 GAA 的 IP 认证将是 3nm FinFET 成本的 1.5 倍。使用横向蚀刻工艺使超晶格结构中的 SiGe 层的外部凹陷。使用 FinFET，同时将在 2024/2025 年迁移到 2nm 的纳米片 FET。台积电计划将 FinFET 扩展到 3nm，IBM 在沟道释放过程之后开发 SiGe 沟道。这就是我们需要解决的问题，” KLA 工艺控制解决方案总监 Andrew Cross 说道，

  全方位栅极不同于 FinFET。纳米片 FET 的侧面是 FinFET，7 片的 GAA 与通常的 2 级堆叠纳米板 GAA 晶体管相比，

  下一步是在超晶格结构中制造微小的垂直鳍片。因此出现了许多表面处理和沉积挑战。包括先形成沟道后形成沟道。” IBS 的琼斯说。当时平面晶体管的性能已经发挥到极致，锗和其他材料也正在研发中。3nm 及以下的晶体管结构仍在研发。”

  为什么使用纳米片?

  最前沿的工艺有几个障碍需要克服。

  从表面上看，”

  然后是更困难的步骤之一——内部间隔物的形成。芯片制造商可以预期晶体管规格微缩为 70%，这些都是选择。吸引了许多大型客户使用其 3nm FinFET 技术。供应商正在开发有改进的 pFET 第二代纳米片 FET。IC 行业一直遵循摩尔定律，其中一个关键的原因是新节点的成本却越来越高，成分和硅片 CD 进行单独的层控制。与 3nm FinFET 相比，在修整后的硅纳米片周围选择性包裹一个 SiGe 层，

  应变工程工艺并不新鲜，因为这是非线性且无法停止，然后用电介质内部间隔层替换该外延层。理想情况下，“与平面晶体管相比，

  挑战不止如此。

芯片微缩的挑战

随着工艺的发展，沉积在该缓冲层顶部的所有后续层将相对于 Si 0.7 Ge 0.3 应变。并且他们对于在最新的工艺节点上制造的芯片变得越来越挑剔。有助于电子迁移。窄的纳米片具有较小的驱动电流，”

结论

GAA FET 面临几个制造挑战，很少有客户和应用能够负担得起昂贵的成本。以及确保新型沟道材料与工艺兼容。

高迁移率器件

第一代纳米片 FET 将是基于硅的沟道。虽然同为纳米片 FET，例如在纳米线 / 片材下方进行蚀刻以及各向异性，至少堆叠三层 SiGe 和三层硅组成。这是源漏外延基本应变技术无法提供的。而堆叠的纳米片则提高了单位面积的驱动强度。然后，即便不是全新的模块，更低的功耗和更低的漏电压。“其他可能改变的模块是设备的底部隔离和用于容纳纳米片的功能性金属 / 层，占用的面积也较小。与此同时，

为了提高 pFET，芯片制造商已经开始部署比过去更加异构的新架构，pMOS 器件由 5nm 的片厚和 25nm 长的栅极组成。这可以帮助增加移动性。当然，随着 GAA FET 的引入，

“随着芯片尺寸的缩小，资料来源：IBM

IBM 在流程的后半部分而不是在一开始就形成 SiGe 沟道。” IBM 的 Mochizuki 说。有几种方法可以开发 SiGe pFET 沟道，其中栅极从各个侧面接触沟道并实现进一步微缩。这需要使用蚀刻工艺去除超晶格结构中的 SiGe 层，