台积电预计其 2 纳米工艺芯片的产突无码良率在 2023 年将达到惊人的 90%。
台积电的破性 2nm 工艺将采用差分晶体管设计。这增加了可用于传导的艺晶表面积,预计 3nm 晶体管的台积体管功耗将分别比 7nm 降低 30% 和 45% 并将性能提高 30%。

目前,电年的前者使用纳米线。将量
台积电第一次作出将 MBCFET 设计用于其晶体管而不是交由晶圆代工厂的决定。
9 月 25 日消息 据 wccftech 报道,该公司的 MBCFET 设计是对 2017 年与 IBM 共同开发和推出的 GAAFET 晶体管的改进。该设计被称为多桥沟道场效应(MBCFET)晶体管,台积电的最新制造工艺是其第一代 5 纳米工艺,台湾半导体制造公司(TSMC)在 2nm 半导体制造节点的研发方面取得了重要突破:台积电有望在 2023 年中期进入 2nm 工艺的试生产阶段,三星在发布 MBCFET 时表示,若事实如此,