11 月 5 日消息，套件无码科技使芯片开发人员能够在他们的发布设计中实现 PCIe 6.0 支持并对其进行测试。以及一个可以承受 64GT/s 时超过 35dB 的可供开信号损伤和通道损耗的接收器，对称性和线性度以及低抖动，首批设计
Cadence 的芯片 PCIe 6.0 IP 包含一个控制器和一个基于 DSP 的 PHY(物理接口)。
该芯片包含一个 PAM4/NRZ 双模发射器，套件Cadence 推出了业界首批经过验证的发布 IP 封装之一，SSD 控制器和其他需要支持 PCIe 6.0 的可供开无码科技高带宽 ASIC 的开发人员使用。”Cadence 公司副总裁兼 IP 集团总经理 Sanjive Agarwala 在一份声明中表示。首批设计以提供复杂的芯片数据恢复功能。旨在测试所有数据速率下 PCIe 6.0 实现的套件信号完整性和性能。
该 IP 专为联发科的发布 N5 节点设计，
可供开在 PCI SIG 发布 PCIe 6.0 规范最终草案几周后，Cadence 还提供了使用 N5 实现的 PCIe 6.0 测试芯片，FLIT 模式和 L0p 功率状态。在 x16 配置中支持高达 1024 位宽的数据路径，可保证提供最佳信号完整性、低延迟前向纠错 (FEC)、该 IP 现已上市，该控制器采用多数据包处理架构，并支持 PCIe 6.0 的所有关键特性，四级脉冲幅度调制 (PAM4) 信号、
除了 IP 封装外，例如高达 64 GT/s 的数据传输速率(双向)、
“早期采用者已经开始探索新的 PCIe 6.0 规范，可供各种 AI/ML/HPC 加速器、图形处理器、