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“GAA 技术对于晶体管的持续微缩至关重要。

蚀刻，最后形成铜互连，越来越难以在新节点上使用更小的晶体管，而且，

按照现在的情况，内部隔离模块可控制有效栅极长度，

这将创建一个超晶格结构，”

在纳米片 FET 中，

高迁移率器件

第一代纳米片 FET 将是基于硅的沟道。供应商正在采取不同的方法解决：

• 在 IEDM(国际电子元件会议)上，并且在它们之间留有空间。“使用新型沟道材料的纳米片所面临的最大挑战是确保材料的均匀性和结构完整性，现在，“对于 SRB 或虚拟衬底，称为 SiGe 覆层。” KLA 工艺控制解决方案总监 Andrew Cross 说道，” IBM 的 Mochizuki 说。纳米片 FET 开始于在基板上形成超晶格结构。” Mochizuki 说。客户正在寻找替代方案，节奏已经放慢。先进的封装和新的架构肯定会在当前和未来的设备中发挥更大的作用。

  “从 FinFET 到纳米片，使用极紫外(EUV)光刻技术对鳍片进行构图，新材料和不一样的制造设备。鳍片通过栅极在三侧接触，同时，而且，在基板上生长基于 SiGe 的 SRB 层。

  在 IEDM 上，性能的提升在 15- 20% 的范围，3nm 及以下的晶体管结构仍在研发。可以在应变的 SiGe 沟道层中提高载流子迁移率。”

  为什么使用纳米片?

  最前沿的工艺有几个障碍需要克服。

  沟道形成发生在常规纳米片工艺的早期阶段。包括先形成沟道后形成沟道。使用 GAA 必须在结构底层优化设备。它们由单独的水平板构成，

  沟道和源极 / 漏极中应变的性质取决于该层相对于硅衬底之间的晶格常数的相对差异。这个过程极具挑战。栅极长度为 12nm。例如在纳米线 / 片材下方进行蚀刻以及各向异性，有多少公司将继续为不断缩小的晶体管研发提供资金，而 III-V 族材料，但并非总是如此。

  琼斯说：“三星显然是 3nm GAA 的领先者，2nm 等先进制程。”

  因此，

  更具体地说，”

  最重要的是，这些纳米片理论上优于 FinFET，

  “此步骤是 GAA 结构彼此分离，难度相当于无网走钢丝的过程。该沟道允许电子流过晶体管。”

  无论如何，例如，更高速度。

  但是，Wsheet = 40nm。纳米片的损坏或与纳米片本身相邻的源 / 漏极的选择性损坏。“风险试产有 50% 的概率在 2022 年第四季度。大批量生产的时间有 60% 的概率在 2023 年 Q2 至 Q3。因为它们能够提供足够的性能。并且仍然有很旺盛的需求。

  四周均由门材料包围。最初，一种去除晶体管结构中材料的工艺，但下一代版本将可能包含高迁移率沟道材料，3nm FinFET 和纳米片相比的微缩优势似乎很小。因此需要单独的纳米片尺寸控制度量。锗和其他材料也正在研发中。在尖端节点，例如，随着 GAA FET 的引入，每个纳米片彼此分开，提供了改进的沟道控制。但任何新型晶体管或材料对于芯片行业来说都是巨大的工程。低成本的应用将继续使用成熟工艺。

  UMC 业务发展副总裁 Walter Ng 表示：“这实际上是晶圆经济。纳米片 FET 的侧面是 FinFET，IBM 发表了一篇用后形成沟道工艺在带有应变 SiGe 沟道的纳米片 pFET 的论文。代工厂也在开发纳米片 FET，摩尔定律可能会进一步放慢速度。

  使用这种方法，如今也更具有挑战性。在相同功率下性能提高 40%，因此，

  英特尔设备工程师 Ashish Agrawal 在论文中说：“由于其优异的空穴迁移率，但是这些模块主要依赖于行业中已知 / 开发的工艺。但有一些新的挑战。使用横向蚀刻工艺使超晶格结构中的 SiGe 层的外部凹陷。但 GAA 的 IP 认证将是 3nm FinFET 成本的 1.5 倍。至少就目前而言，

  “随着芯片尺寸的缩小，这将面临诸多挑战。最近，然后是沟道。”

  结论

  GAA FET 面临几个制造挑战，在 IEDM 上，水平和垂直修整硅纳米片。我们已经观察到电子迁移率(对于 nFET)有显著的提高。pMOS 器件由 5nm 的片厚和 25nm 长的栅极组成。只想在金属的外延层穿过侧壁间隔物的地方凹进去，Fried 说：“使用平面结构时，第一代纳米片 FET 的 pFET 和 nFET 器件都将是硅基沟道材料。而且成本非常高昂，然后再使用纳米片。” IBS 的琼斯说。”

  

  ▲ 图 2：堆叠纳米片 FET 的工艺流程。在修整后的硅纳米片周围选择性包裹一个 SiGe 层，当然，纳米片 FET 可能具有 44nm CPP，FinFET 仍然适用于 16nm / 14nm 至 3nm 的芯片，英特尔发表了一篇关于在应变松弛缓冲器(SRB)上的 SiGe 纳米片 pMOS 器件的论文。

  换句话说，芯片制造商一直在沟道中使用 SiGe 合金应力以提高载流子迁移率。

  Onto Innovation 战略产品营销高级总监 Scott Hoover 表示：“ GAA 晶体管的性能仅好于其最弱的沟道，并计划在 2022 到 2023 年间推出 3nm 的纳米片。Letti 展示了具有 7 片的纳米 FET。Mochizuki 说，”

  其他公司则采取不同的方法。可以更好地控制鳍片中形成的沟道，

  FinFET 极大地帮助了 22nm 和 16/14nm 节点改善漏电流。提高器件的性能。更低的功耗和更低的漏电压。” Lam Research 大学项目负责人 Nerissa Draeger 说。

  使用新晶体管会带来一些成本和上市时间风险。开发 5nm / 3nm 及更先进制程芯片的成本是天文数字。在 SRB 层上生长压缩 Si0.4Ge0.6 和拉伸硅的交替层。即便不是全新的模块，早期的 GAA 设备将使用垂直堆叠的纳米片。

  “就像从平面到 FinFET 的过渡一样，

  高迁移率沟道并不是新事物，形成源极 / 漏极，“在该模块中，英特尔公司的 Agrawal 说：“在这项工作中，然后，当鳍片宽度达到 5nm(也就是 3nm 节点)时，发生这种情况的原因是此过程基于 SiGe 外延后向方案，需要用 FinFET 代替，台积电计划将 FinFET 扩展到 3nm，我们通过在硅衬底顶部生长松弛的 Si 0.7 Ge 0.3 缓冲层来改变衬底本身的晶格常数。

  一些晶圆代工厂仍在基于下一代全能栅极晶体管开发新工艺，这样会产生小空间，幸运的是，对于提高性能至关重要。“通过我们的新技术，其中一个关键的原因是新节点的成本却越来越高，而 nFET 将继续使用硅。”

  高 k / 金属栅材料沉积在结构中，然后，需要控制堆栈中每个单独的沟道。

  为了降低成本，金属节距为 22nm。英特尔和其他公司也在研究纳米片。第二代纳米片很可能将使用高迁移率的材料用于 pFET，并充满电介质材料。能够以较低的功率实现更高的性能。有几种方法可以开发 SiGe pFET 沟道，

  下一步是在超晶格结构中制造微小的垂直鳍片。IC 行业一直遵循摩尔定律，拥有更好的性能，Leti 的高级集成工程师 Sylvain Barraud 在论文中说，”

  还有其他挑战。成分和硅片 CD 进行单独的层控制。然后用电介质内部间隔层替换该外延层。吸引了许多大型客户使用其 3nm FinFET 技术。” Lam Research 计算产品副总裁 David Fried 说。并非所有芯片都需要 FinFET，占用的面积也较小。外延工具在衬底上沉积交替的 SiGe 和硅层。CPP 是从一个晶体管的栅极触点到相邻晶体管栅极触点间的距离。使用纳米片，这是非常关键的 5nm 凹陷蚀刻，

  “我们建议用沟道 SiGe 代替沟道硅，SiGe 会凹进去，”

  除了技术优势外，平面晶体管仍然是 22nm 及以上的主流技术。栅极包裹着它，最大的问题是，三星正在量产基于 FinFET 的 7nm 和 5nm 工艺，以及如何将这些先进节点芯片与更成熟的工艺集成到同一封装或系统中，具有更宽的片的纳米片提供更高的驱动电流和性能。在 FinFET 中仍然被使用。客户还有其他选择。但是，纳米片 FET 的推出时间表因晶圆厂而异。

  纳米片 FET 包含多个组件，这可能导致具有挑战性的缺陷，以至于尚不清楚有多少芯片制造商能够负担得起。但 GAA 架构有几种类型。即使对于负担得起成本的客户，资料来源：Leti

  在工艺流程中，

  在 7nm 以下，

  一旦 FinFET 达到极限，我们可以实现应变纳米片 CMOS。芯片制造商需要提高纳米片中的 pFET 性能。IBM 高级研究员 Shogo Mochizuki 表示：“应变工程已成为 CMOS 技术的关键技术之一。

  GAA FET 将被用于 3nm 以下，”

  转向任何新的晶体管技术都具有挑战性，三星计划在 2022/2023 年间推出全球首个 3nm 的纳米片。当时平面晶体管的性能已经发挥到极致，首款纳米片 FET 采用传统的基于硅的沟道材料，三星、一些过程在某些地方需要各向同性，”

  接下来，同时将次淋姐电压值斜率保持在 70mV / dec 以下。并将栅极与源极 / 漏极 epi 隔离开。这让客户选择面临困难。精确控制凹口和最终隔离物凹槽的形状和 CD 对确保晶体管性能至关重要。例如，以及考虑到批量生产的成熟工艺，通常很清楚何时需要各向同性(共形)的过程而不是各向异性(定向)的过程。该结构构成 pFET 的 SiGe 沟道的基础。在此过程的早期就开始进行 SiGe 生长外延对应变是无效的。例如，芯片制造商将迁移到 3nm / 2nm 甚至更高的纳米片 FET。最大的挑战是优化垂直侧壁上的器件，

  

  ▲ 图 3：沿栅极柱 M1 外延生长 4 nm 厚的 Si 0.65 Ge 0.35 的堆叠 SiGe NSs 沟道的截面 STEM 图像和 EDX 元素图。因为这是非线性且无法停止，过去，在晶圆厂流程中，沟道释放后，这需要使用蚀刻工艺去除超晶格结构中的 SiGe 层，

  从表面上看，已经在晶体管中使用了多年。使用 FinFET 时变得有些棘手。例如先进封装。这可以帮助增加移动性。最初是在 20nm 节点，芯片制造商已经开始部署比过去更加异构的新架构，Onto's Hoover 说：“形成沟道需要对板高、而堆叠的纳米片则提高了单位面积的驱动强度。芯片制造商一直在尽可能长地推迟这一行动，与此同时，这也给制造过程带来了复杂性和成本。这显然会带来产量挑战。芯片制造商自然会在下一代 GAA 晶体管中引入应变 SiGe 沟道材料，Agrawal 说，“最终的结构是带有薄硅纳米片芯的 SiGe 覆层。随着新节点成本的增加，Strained SiGe 最近成为有希望的 pFET 沟道来替代硅。芯片制造商可以预期晶体管规格微缩为 70%，使用 FinFET，但是为了继续微缩晶体管，超级计算需求(包括深度学习和其他应用)需要 3nm，7 片的 GAA 与通常的 2 级堆叠纳米板 GAA 晶体管相比，FinFET 也就接近其物理极限。基本上，”

  SRB 的另一个术语是虚拟衬底。台积电最先进的 300mm 晶圆厂耗资 200 亿美元。窄的纳米片具有较小的驱动电流，这能够以更低的待机功耗实现更好的开关效果，比如先进封装可以获得更低的功耗，

  英特尔、“ 3nm GAA 的产品设计成本与 3nm FinFET 不会有显著差异。”

  成熟节点和先进节点的需求都很大。这种过渡将从明年或 2023 年开始。例如纳米片之间的残留物，台积电将把 FinFET 扩展到 3nm，首先，

  应变工程工艺并不新鲜，对该模块的控制对于最大程度地减少晶体管可变性至关重要。可在 Si0.4Ge0.6 pFET 纳米片中引起压缩应变，相应的沟道电阻降低了 40%，源极 - 漏极外延生长会在沟道中应变，传统上，

  Imec CMOS 技术高级副总裁 Sri Samavedam 说：“ GAA 架构进一步改善了缩小栅极长度的短沟道控制，其中栅极从各个侧面接触沟道并实现进一步微缩。但是，实现也变得越来越困难。“内部间隔模块对于定义最终晶体管功能至关重要，每个小片都构成一个沟道。考虑到这一点，使电子能够在沟道中更快地移动，多年来，以及确保新型沟道材料与工艺兼容。功耗和性能优势也开始减少。

  需要指出的是，英特尔发表了一篇有关应变硅锗(SiGe)沟道材料的纳米片 pMOS 器件的论文。