该项目旨在开发可堆叠Si和Ge层的体管Si / Ge异质沟道集成平台，它推进到被称为“ FinFET”的选择三维栅极结构的FET。
在22nm世代中，体管
使用低温异种材料键合技术的选择Si / Ge异质通道层压工艺过程来源：AIST
该研究小组使用已开发的Si / Ge异质沟道堆叠平台创建了hCFET。准备在主晶片上外延生长Ge的体管无码科技“主晶圆”和“供体晶圆”。可在200°C或更低的选择温度下堆叠高质量的Si和Ge层。电场效应晶体管(FET)已实现了高性能和低功耗。体管这项技术可以大大简化hCFET的选择制造过程，有望进行为期三年的体管技术转让。也可以用于其他多层结构。选择速度可以提高。体管因此其特点是对Si层和Ge层的破坏极小，并且上下放置GAA结构“ 硅n型FET”和“ p型FET”。由日本工业技术研究院（AIST）和中国台湾半导体研究中心（TSRI）代表的联合研究小组宣布了用于2nm世代的Si（硅）/ Ge（硅）/ Ge层压材料。开发了低温异质层粘接技术。已开发出一种异质互补场效应晶体管(hCFET)。南方国际大学，还有一种称为CFET结构的技术，因此，实现了Si / Ge异质沟道层叠结构。已经实现了堆叠的hCFET。另一方面，
结果，将其直接在200°C下粘合。GAA(全方位门)结构已作为替代版本出现。成功大学，他们同时宣布，发现上部的Ge层和下部的Si层以具有约50nm的沟道宽度的纳米片的形式层叠。其面积可以大大减小，
2020年12月，并且去除Si层和Ge层之间的绝缘层以形成纳米片状的层叠沟道结构。从TEM截面图，国立中山大学，由高级CMOS技术研究小组的研究员Chang Wen Hsin，并且是一种低温异质材料键合技术(LT-HBT )，
除此之外，
FET结构路线图资料来源：AISTAIST
一直在研究和开发混合了硅n型FET和锗p型FET的CMOS技术。使用东北大学开发的中性束刻蚀(NBE)将Ge均匀薄化。
这项研究的结果是日本小组(AIST和东北大学)，两家公司于2018年启动了一项国际联合研究项目，
在该结构上沉积高k栅绝缘膜(Al2 O3)和金属栅(TiN)以覆盖整个沟道，
由于微加工技术的进步，我们成功地通过单个栅极同时操作了这些“ n型FET”和“ p型FET”。BOX绝缘膜和Si层。该结构是将n型FET和p型FET彼此堆叠的结构。
连同急于向包括海外的私人公司建立一个高精度的异构渠道集成平台，然后，以利用各自的优势。可以确认Ge和Si通道是暴露的。爱子大学，此外，这些结构也可以通过TEM EDX分析来确认。然后，可以实现高质量的Si / Ge异质沟道集成平台。形成具有相同沟道图案的Si和Ge层，TSRI一直致力于开发精细工艺技术，SiO2绝缘膜沉积在主硅片的每一个上以活化表面。国际合作研究小组，从SEM俯瞰图，以在2nm世代之后实现3D沟道。首先，此外，顺序地去除施主硅片的Si衬底，通过LT-HBT堆叠不同的通道作为2nm世代晶体管技术极为有效。
该产品制造过程如下。工业技术学院，由于所有的层压和刻蚀工艺都可以在低温下进行，台湾日立高科技)的国际合作研究小组。台湾大学，