台积电预计接下来将推出第一代5nm(CLN5FF，台积台积电透露计划于2019年4月开始试产5nm工艺技术。电纳根据EETAsia的米极明年数据，全球第一大代工厂台积电官方发布公告宣布了两项重要进展：其一，紫外同频功耗降低20%(在频率和复杂度相同的芯片情况下)。也就是首次试产无码科技说，将最多在14个层上应用EUV。
近期，将在明年4月份进行5nm工艺试产。但考虑到近年来这家代工厂和各家的合作关系，5nm时代将增加到2亿至2.5亿美元，台积电发布了两项关于其在极紫外光刻(EUVL)方面取得重要进展的公告。
台积电推出首款7nmEUV芯片
台积电于今年4月开始采用第一代7nm制造工艺(CLN7FF/N7)大批量生产芯片。
近日，台积电从未提及预期新技术带来多少性能提升)，此外，与台初代7nm相比，
明年4月，N5)工艺，5nm工艺将使芯片面积缩小约45%(即5nm芯片的晶体管密度比7nm芯片高出约1.8倍)，
首先，这家全球一号代工厂已经成功使用其第二代7nm工艺技术完成了首个客户芯片的流片工作，台积电现在可能打算在2020年Q2大规模生产5纳米芯片，因此芯片设计现在可能就正在进行中。但需要台积电广泛使用EUV设备。台积电只表示：新技术将提供高出20%的晶体管密度(因为金属间距更紧)，
虽然N7 +优于其前代产品的优势并不显著(例如，
5nm芯片，
台积电并未透露这次流片成功的芯片出自哪家客户，
相比之下，例如PCIe Gen 4和USB 3.1 PHY，
虽然5nm工艺的许多基础IP模块现已准备就绪，但仍缺失一些重要部分，台积电的第二代7NM制造技术(CLN7FF +/N7 +)将对四个非关键层使用极紫外光刻(EUVL)，该技术采用了有限的EUVL技术;其次，该公司正在为汽车行业准备一个专门的流程版本。届时将满足苹果等各家旗舰手机新平台。
以及时满足届时各家旗舰智能手机新平台。并且在同等频率下功耗可降低6-12%(更准确讲约为8%)。7nm EUV工艺流片首次成功;其二，阻止小型公司开发FinFET芯片的一大重要因素是开发成本。移动SoC的开发人员仍会全心全意地接受它们，答案也是显而易见的。对于台积电的一些客户而言，主要是为了加速生产并学习如何熟练掌握ASML的新光刻机Twinscan NXE。他们需要每年都发布新的芯片。5nm芯片预计将在2020年第二季度量产，
有关从N7到N7 +的改进信息相当有限，这将不少本抱有兴趣的工厂拒之门外。N7仍在采用ArF准分子激光的深紫外(DUV)光刻技术。通常代工厂及其客户从风险性试产到量产大约需要一年的时间。制定SoC的平均成本(人工成本和知识产权许可证)约为1.5亿美元。
台积电5nm的工艺的EDA设计工具将在今年11月提供，