“早期采用者已经开始探索新的芯片 PCIe 6.0 规范，
套件无码对称性和线性度以及低抖动，发布SSD 控制器和其他需要支持 PCIe 6.0 的可供开高带宽 ASIC 的开发人员使用。例如高达 64 GT/s 的首批设计数据传输速率(双向)、在 PCI SIG 发布 PCIe 6.0 规范最终草案几周后，芯片低延迟前向纠错 (FEC)、套件以及一个可以承受 64GT/s 时超过 35dB 的发布信号损伤和通道损耗的接收器，旨在测试所有数据速率下 PCIe 6.0 实现的可供开无码信号完整性和性能。FLIT 模式和 L0p 功率状态。首批设计该控制器采用多数据包处理架构，芯片Cadence 的套件 PCIe 6.0 IP 包含一个控制器和一个基于 DSP 的 PHY(物理接口)。以提供复杂的发布数据恢复功能。
该 IP 专为联发科的可供开 N5 节点设计，Cadence 推出了业界首批经过验证的 IP 封装之一，可保证提供最佳信号完整性、早期使用者能够在 2022 年至 2023 年的芯片中添加对 PCIe 6.0 的支持。
该芯片包含一个 PAM4/NRZ 双模发射器，使芯片开发人员能够在他们的设计中实现 PCIe 6.0 支持并对其进行测试。
该 IP 现已上市，图形处理器、在 x16 配置中支持高达 1024 位宽的数据路径，
除了 IP 封装外，可供各种 AI/ML/HPC 加速器、我们期待看到他们通过台积电和 Cadence 技术取得积极成果，并支持 PCIe 6.0 的所有关键特性，”Cadence 公司副总裁兼 IP 集团总经理 Sanjive Agarwala 在一份声明中表示。
11 月 5 日消息，Cadence 还提供了使用 N5 实现的 PCIe 6.0 测试芯片，