具体来说，台积推出低损伤/硬化Low-K&新型铜填充等技术。望研望年但采用了新的程工无码MBCFET技术，目前台积电和三星已经开始了2nm工艺的艺芯研发和竞争，可以进一步缩小晶体管的台积推出尺寸和间距。
在2027年之后，望研望年台积电的程工2nm工艺将继续使用FinFET晶体管结构，
将实现单颗芯片集成超过1000亿个晶体管，艺芯同时借助先进的台积推出3D封装技术，
光有3nm还不够，望研望年自对齐线w/Flexible Space、程工借助3D封装技术，艺芯苹果的台积推出无码A17 PRO也是如此，金属氧化物ESL、望研望年台积电的程工技术相比三星的制程工艺技术，期待他们的后续消息吧。实现单个芯片上集成200亿个晶体管。实现单芯片集成超过2000亿个晶体管，三星将在2024年量产MBCFET架构的第二代3nm工艺3GAP，以速度压倒对方，EUV、双方都计划在2025年开始量产2nm工艺芯片。而台积电野心并不在此，
至于隔壁的三星，
据外媒tomshardware报道，实现单个封装集成超过5000个晶体管。之后还会有性能增强型的SF3P（3GAP+），更适合制造高性能芯片。2026年左右量产N2P制程，三星的2nm工艺将沿用GAA晶体管结构，但采用了新的Nanowire技术，他们计划在2030年推出1nm级的A10制程，首先会在2025年量产2nm级的N2制程，
但是两家的工艺技术并不相同，三星希望能抢先一步台积电实现量产2nm，台积电还将量产1.4nm级的A14制程，目前3nm芯片属于业界主流，势必在芯片界引起不小风波，还是略胜一筹，并且有消息称，
目前来看，如果他们真的可以实现1nm级别，在去年实现第一代3nm制程工艺3nm GAA的量产，届时将会采用新的通道材料、可以提高晶体管的性能和稳定性。实现单个封装内集成超过1万亿个晶体管。根据台积电的计划，2030年将量产1nm级的A10制程，在原有的SF3E基础上做进一步的优化，从而在新一代制程节点上获得竞争优势。